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集成电路工业作为信息产业的基础，对国民经济和社会发展产生着同益重要的影响。在超大规模集成电路(VLSI)设计中，物理设计是VLSI设计过程中主要的一环，也是其中最耗时的一步。与物理设计相关的计算机辅助设计技术称为布图设计。总体布线是集成电路布图设计中的一个重要环节，其结果对最后详细布线的成功与否和芯片的性能影响极大。
在深亚微米(DeepSubmicron，DSM)、超深亚微米(VeryDeepSubmicron，VDSM)工艺阶段，特征尺寸变小，互连线延迟超过了门延迟，成为影响电路性能的决定因素。传统的总体布线算法主要针对互连线长优化，解决可布性问题。在DSM、VDSM工艺下，要优化芯片的性能，在布线过程中除了考虑线长优化目标以外，更需要考虑时延等性能优化目标。目前，性能驱动总体布线已成为研究的主要方向，而性能驱动的Steiner树构造算法与总体布线算法成为研究的两个核心领域。针对集成电路设计规模、工艺的发展，设计先进、有效的性能驱动总体布线算法，具有重要的学术价值和实际意义。
随着集成电路工艺的飞速发展，特征尺寸不断减小，模块、互连线排列更加紧密，电路工作频率更高，使得耦合效应明显，一方面引起电路时延的劣化，另一方面耦合电容导致的串扰成为影响电路性能的突出问题。而目前国际上提出的总体布线算法，尚无能把串扰优化和总体布线的其他目标相结合，同时进行可布性、时延和串扰优化的方案。本论文工作围绕性能驱动总体布线研究，针对Steiner树构造算法与总体布线算法中的时延优化问题，取得了如下成果：1.提出一个基于Dreyfus-Wagner算法的层次式时延驱动Steiner树构造算法。该算法在以电性能为目标构造总体布线树的过程中，以动态规划技术作为基础，对问题进行层次化分解，极大缩短了传统动态规划算法的运行时间，突破了其求解规模上的瓶颈。
2.针对具有IP(IntellectualProperty)模块的SOC(System-on-a-chip)芯片的性能驱动互连优化问题，本文深入研究了障碍下的时延驱动布线树构造过程，提出了一个考虑复杂障碍的时延驱动Steiner树生成算法，保证了最终布线树良好的时延性能。
3.针对多端线网缓冲器插入中的部分问题给出理论总结，并提出了基于关键网络概念进行缓冲器插入的时延驱动总体布线算法。相对传统优化方法，可以保证以较少的缓冲器插入个数、在较短的时间内获得突出改善的时延优化效果。
4.提出了一个针对超深亚微米工艺高性能设计、考虑耦合效应的总体布线算法，将串扰优化问题与总体布线的可布性优化、时延优化结合在一起同时处理。工业电路的测试结果表明，算法在明显优化电路时延的同时保证了串扰的有效控制。