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随着集成电路工艺的发展，芯片的集成度不断提高，在性能、功耗、设计复杂度等因素的约束下，处理器的结构发生了由单核到多核的转变，未来几年，单个芯片将集成几十到几百个处理器核。为了对芯片内的众多处理器核提供扩展性良好、吞吐量大、延时较小的通信，片上网络(Network on-Chip, NoC)做为未来主流的片内通信方式正被广泛研究。路由技术对片上网络的性能具有重要影响，本文以降低数据包传输延时、提高网络吞吐量为主要目标对其进行了深入研究，论文的主要工作及创新包括:
(1).为了提高二维mesh网络中完全自适应路由算法对缓冲资源的利用率，提出了虚通道分配的优化策略及其硬件实现方法。仿真表明，该策略能将网络的吞吐量提升5％至15％，或者在保持网络吞吐量不变的条件下减小路由器缓冲资源的用量。
(2).针对层次化片上网络提出了两虚通道的Up*/Down*层次化路由算法，并利用通道依赖图分析指出该算法不会导致网络死锁。此外，将提出的算法应用到二维mesh片上网络的容错路由中，进一步提出了层次化容错路由(HFTR)算法及相应的路由器结构。统计及仿真表明，HFTR算法在减小路由表资源总量的同时还能提供与Segment路由算法相当甚至更高的网络吞吐量。
(3).对片上网络中的多播路由算法进行了综述，然后基于层次化的虫孔交换片上网络模型提出了一种混合多播路由算法，并给出了其死锁避免方案。仿真结果表明，对比传统的基于路径的多播算法和基于树的RPM算法，提出的混合多播算法能显著降低多播数据包的传输延时，并且在单播和多播通信同时进行时，能提供更高的网络吞吐量。
(4).基于4×4 mesh片上网络设计了一款消息传递型16核处理器，并在FPGA上对其进行了验证。在软件层面，实现了基于命令的通信协议及基本的数据传输和进程同步接口，并采用SPMD模式设计了3个并行案例用于对该多处理器进行功能验证和性能分析。实验结果表明，对于整数矩阵乘法、浮点FFT计算以及基于灰度图像的模板匹配问题，该多处理器的并行加速比最高可分别达到7.64、10.5和15.9。此外，将提出的HFTR算法应用到了该多处理器中，实验结果表明，在两条链路失效的情况下，两虚通道的HFTR算法能提供与单通道完整mesh网络相当的并行性能。