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集成电路工艺的进步使芯片的集成度和功耗密度大幅增加，导致芯片中电压降(IR-drop)越来越大并已经成为集成电路设计中必须要考虑的重要因素。IR-drop增加器件的延时从而会导致芯片的性能下降，同时IR-drop产生的电源噪声会使芯片的可靠性变差，因此降低芯片中的IR-drop已经成为集成电路设计中的一个重要目标。 论文阐述了IR-drop产生的原理及相关特性，基于RedHawk介绍了IR-drop分析的相关理论。针对同步数字集成电路中寄存器同时翻转造成的较大动态IR-drop，论文选择群组法时钟偏差规划技术进行优化:1）利用芯片的层次化设计特点，使用层次化时钟偏差规划技术，获取芯片中各模块的可调时钟偏差范围，在可调范围内对模块整体进行时钟偏差调整，错开各模块的翻转时间，以较小的时钟树结构调整实现了IR-drop的优化;2）针对模块内部寄存器仍然同时触发的情况，采用寄存器组时钟偏差规划，将同一时钟驱动器驱动的寄存器归为一组，以时钟驱动器作为时钟偏差规划节点，克服了时钟偏差规划节点数过多的问题，按照时序裕量的大小对时钟驱动器分组，对各组做平衡处理使每组控制的寄存器数目尽量相等，处于同一组的时钟驱动器调整相同的时钟偏差，从而降低电路的峰值电流，进一步优化IR-drop。论文同时对群组法时钟偏差规划后的时钟树进行优化使电路所受影响尽量减小。 在ALTAI芯片上的实验结果表明，传统的加入去耦电容单元(Decap cell)优化方案使IR-drop最大值降低13.3％，峰值电流减少32.01％，提升了3.25％的频率;在满足时序约束的基础上，论文的群组法时钟偏差规划技术使IR-drop最大值降低32.61％，峰值电流减少54.55％，提升了8.89％的频率。与传统方案相比，论文的技术使IR-drop的优化效率更高，由IR-drop引起的性能损失进一步减小。