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作为侧信道攻击中最有代表性、操作最简单、攻击效率最高的攻击手段，差分功耗分析(Differential Power Analysis, DPA)被广泛应用于密码芯片破解领域，给密码芯片带来严重的威胁。为了提高密码芯片的安全性，防止核心机密信息泄露，研究者们已在算法级、系统级以及单元级提出多种防护措施，其中在底层单元级对逻辑电路进行防护是一种独立通用的防护方法。
本文在分析了CMOS电路的功耗特性及DPA攻击实施过程的基础上，以隐藏单元功耗与数据之间的相关性为目的开展抗DPA攻击功耗平坦化标准单元的设计工作。首先，本文总结了现有的双轨预充电逻辑的特点，结合不同双轨预充电逻辑的优点提出了一种平衡节点的差分逻辑(Node Balanced Differential Logic， NBDL)。该逻辑结构在设计时考虑到了求值时所有内部电容节点的充放电情况，能在使用更少版图面积的基础上达到更好的功耗平坦化效果。其次，本文分析了功耗延时对DPA攻击的影响，并从单元的功耗延时角度研究不同单元对DPA攻击的敏感程度，得出了时序逻辑单元对DPA攻击更加敏感的结论。之后主要针对时序逻辑单元进行设计，将三相位求值模式引入寄存器设计，提出了一种三相位单轨脉冲寄存器(Three-Phase Single-Rail Pulse Register, TSPR)。该结构保证了在时钟上升沿到来后寄存器内的每个节点都经历一次充电和放电操作，因此对于所有处理的数据，寄存器都有着恒定的能量消耗。
最后，为了验证所设计单元的防护效果，除了在单元级使用NED指标对单元进行评估外，本文还分别使用两种逻辑结构完成AES简化模型的电路实现并对其实施了DPA仿真攻击。仿真测试结果表明，NBDL各单元NED指标低于10%，TSPR的NED指标低于1%。而在简化模型电路的抗攻击性能上，使用NBDL实现的逻辑电路能将正确的密钥与功耗之间相关性系数降低至0.22，使用NBDL实现的逻辑电路能将相关性系数降低至0.1，都有效的提高了电路的防护性能。
本文在分析了CMOS电路的功耗特性及DPA攻击实施过程的基础上，以隐藏单元功耗与数据之间的相关性为目的开展抗DPA攻击功耗平坦化标准单元的设计工作。首先，本文总结了现有的双轨预充电逻辑的特点，结合不同双轨预充电逻辑的优点提出了一种平衡节点的差分逻辑(Node Balanced Differential Logic， NBDL)。该逻辑结构在设计时考虑到了求值时所有内部电容节点的充放电情况，能在使用更少版图面积的基础上达到更好的功耗平坦化效果。其次，本文分析了功耗延时对DPA攻击的影响，并从单元的功耗延时角度研究不同单元对DPA攻击的敏感程度，得出了时序逻辑单元对DPA攻击更加敏感的结论。之后主要针对时序逻辑单元进行设计，将三相位求值模式引入寄存器设计，提出了一种三相位单轨脉冲寄存器(Three-Phase Single-Rail Pulse Register, TSPR)。该结构保证了在时钟上升沿到来后寄存器内的每个节点都经历一次充电和放电操作，因此对于所有处理的数据，寄存器都有着恒定的能量消耗。
最后，为了验证所设计单元的防护效果，除了在单元级使用NED指标对单元进行评估外，本文还分别使用两种逻辑结构完成AES简化模型的电路实现并对其实施了DPA仿真攻击。仿真测试结果表明，NBDL各单元NED指标低于10%，TSPR的NED指标低于1%。而在简化模型电路的抗攻击性能上，使用NBDL实现的逻辑电路能将正确的密钥与功耗之间相关性系数降低至0.22，使用NBDL实现的逻辑电路能将相关性系数降低至0.1，都有效的提高了电路的防护性能。