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由于存储设备、数字处理能力和互联网络的迅猛发展，设备间的数据传输渐渐成为瓶颈，因而包括RapidIO在内的一系列数据传输标准涌现，以应对IO设备面临的挑战。现在主流的传输标准均基于串行传输，支持的最高单通道速率已经到达10Gb/s以上。本文主要研究用于RapidIO规范1.3版本的SerDes设计，按照自项向下的设计方法，从系统级到电路、晶体管级详细分析了设计中面临的问题，以及解决的方法。以下简要分述：
系统级设计中采用半速的时钟体系，以减小驱动高速时钟带来的功耗、串扰，并简化PLL的设计；处理高速串行数据的电路采用电流模式逻辑以保证电路的速度，处理并行数据的电路使用静态CMOS电路以减小功耗；对多通道的支持要求实现多个发送/接收端，因此对一个通道的功耗提出了一个严格的要求，并且要求通道之间较少互相干扰。
PLL的设计目标为产生低抖动的可编程半速时钟。本文从设计目标出发，以仿真为指导设置合适的环路带宽、环路滤波参数，选取合适的电路结构并进行优化，实现了抖动小于1％周期、功耗小于15mW的可编程PLL。设计采用SMIC0.13μm工艺进行了实现。
由于高速SerDes的研究近年来十分火热，时钟恢复电路已经发展出多种结构应对不同的使用场合。本文分析了各种结构的优缺点，选择了基于相位插值的结构进行设计。基于相位插值的结构的设计重点在于插值器的线性度以及鉴相器的精度，本文对这些问题进行了详细分析，并提出了一种简化的环路结构。设计的时钟恢复电路的抖动即量化误差为UI/32，经过仿真的验证达到设计目标。
在RapidIO规范1.3版本中，最高速率为3.125Gb/s，对均衡的要求比较低。因此选用了比较简单的1阶前馈均衡对信号进行预加重。仿真显示了预加重的有效，并在典型情况下达到了设计目标。为了面向以后更加高速的应用，本文介绍了其他更有效也更复杂的均衡方式，并给出了详细的参考资料。
串化解串器是SerDes中最重要的功能之一，由于现有技术可以满足主流的传输速率，因此这部分并非研究重点。为了研究的完整性，本文介绍了串化解串的基本原理，并以一个2-1-2串化解串器的设计实例说明了设计方法，通过仿真验证了设计的性能满足设计要求。