【摘 要】
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实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求,这激发人们去设计更高性能的收发器接口电路。时钟数据恢复电路（CDR）是高性能串行接口的核心电路,它的设计充
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实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求,这激发人们去设计更高性能的收发器接口电路。时钟数据恢复电路（CDR）是高性能串行接口的核心电路,它的设计充满挑战。本文设计了一款基于锁相环（PLL）结构2.5Gbps的全速率时钟数据恢复电路（CDR）。系统建模使系统的性能指标分解成多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路参数阻尼因子（ζ）和环路带宽（ωn）,使系统输出抖动最小。全速率鉴频鉴相器降低了对系统时钟占空比的要求。对称负载结构的压控振荡器（VCO）在自适应偏置电路的作用下有较好的电源噪声抑制作用,减小系统抖动。高速输出缓冲器,解决了VCO输出信号幅度低的问题。本文中整体CDR电路采用标准0.13μm数字CMOS工艺实现。电路工作在2.5Gbps数据率,在231-1伪随机不归零（NRZ）输入数据下系统恢复数据的抖动峰值为3.140ps,均方根抖动(JRMS)为0.822ps,整体电路的功耗为58mW,版图面积为176×240μm2,电路性能满足设计要求。
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