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随着集成电路工艺特征尺寸的进一步细化，相邻连线之间的串扰对电路功能与定时(timing)的影响越来越大，并可能使得电路在运行时失效。准确和快速地找到潜在的串扰故障，并针对这些故障进行测试是非常必要的。串扰对电路的负面影响主要分为两种：串扰引起尖峰脉冲和串扰引起时延改变。本文对这两种效应都进行了研究，提出了相应的串扰故障模型、故障分析以及测试生成算法，并使用基准电路对这些方法进行了验证。本文的主要创新与贡献有：
1.提出了一种面向串扰时延故障的静态定时分析和测试生成方法。
1.1提出了基于跳变图的静态定时分析方法。本文定义了位图结构的跳变图，相对工业界静态定时分析广泛使用的时间窗口，跳变图增加了少许的存储和计算开销，但能够极大的提高对串扰故障的分辨精度。该方法可以被用来寻找设计中串扰引起的定时违背，以及在测试时收集目标串扰故障。针对ISCAS89电路的实验中，时间窗口方法所找到的多达80％的目标故障在基于跳变图的方法中可以被识别为虚假目标故障。
1.2提出了一种基于精确串扰源通路时延故障模型的测试生成算法，对收集到的目标故障进行测试。为了确保实际激活串扰效应，本文用敏化相应子通路来确保串扰效应的发生时间，然后从输入到输出逐一激活待测通路上的目标串扰源，以最终激活该通路上的最大串扰时延。这种方法简单高效，易于实现，能够方便的集成到现有的测试流程中以提高通路时延测试的质量。实验结果表明，相对现有的其他串扰测试生成算法，算法效率可以提高一个数量级以上。
2.提出了一种面向串扰脉冲故障的静态串扰噪声分析和测试生成方法。
2.1提出了一种基于侵略图的静态串扰噪声分析方法。该方法使用侵略图来记录多串扰源之间的相关定时信息，以快速找到可能的最大串扰脉冲噪声。利用侵略图的叠加和传播算法，还可以对整个电路中的串扰噪声进行分析，以找到潜在的目标故障。实验结果表明，不考虑定时信息的方法所找到的多达87％的目标故障在基于侵略图的方法中可以被识别为虚假目标故障。
2.2提出了一种基于多串扰源脉冲故障模型的测试生成算法。该方法在国际上首次提出通过电路的定时特性来确保实际激活多串扰源脉冲故障。测试生成时，该方法将激活一个多串扰源脉冲故障转化为同时激活多个通路时延故障和一个固定型故障，从而避免了对电路定时信息的计算，提高了测试生成算法的效率。
3.提出了一种基于最大可满足问题的多串扰源故障测试生成方法。
寻找向量以激活一个故障中最大数量的串扰源是一个NP难的最优化问题。使用逐个串扰源激活的策略，效率较低，而且常常不能实现最大激活的目标，为此，本文在前面两种故障模型的基础上，将多串扰源的测试生成问题转化为一个部分加权的最大可满足问题。这样，就可以将电路定时约束和逻辑约束转化为统一的合取范式，再使用可满足问题解决器来求解。实验表明，这种方法相对结构测试生成方法平均减少79％的运行时间，且能获得较高的串扰效应激活率。