【摘 要】
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在SDH同步数字网中,网同步是一项非常重要的内容,所谓网同步是指网中所有交换节点的时钟频率和相位之差都控制在容许的范围内,保证网内各个交换节点的全部数字信号正确有效地
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在SDH同步数字网中,网同步是一项非常重要的内容,所谓网同步是指网中所有交换节点的时钟频率和相位之差都控制在容许的范围内,保证网内各个交换节点的全部数字信号正确有效地交换.同步网是保证网络定时性的关键,它要求整个通信网中的各数字设备时钟保持同步,包括频率同步和时间同步.SDH设备时钟(SEC)是SDH传输系统的重要组成部分,它为SDH设备提供全网统一的定时信息,以便使得整个数字网各个节点的全部数据得以正确地传输和交换.SEC的核心是锁相环,它用来跟踪网同步的定时基准,并对定时基准在传输过程中产生的抖动和漂移等损伤进行过滤,而且当所有外部定时基准信号都不可用时,可以通过内部高稳定度的晶体振荡器来实现高稳定的时钟输出.本课题就是设计一种由全数字锁相环构成的SEC,它具有一定的频率和相位特性,并对时钟基准具有较好的跟踪性能,满足ITU-T G.813规范的要求.本文刨新点在于:根据SEC的要求设计出一种用于倍频并且具有较小抖动的全数字锁相环,并给出关于这种数字锁相环的二阶数字模型.因此,本文完成的主要工作如下:1.完成数字锁相环的设计.首先,根据理论推导设计出满足一定要求的数字锁相环的结构,证明其可行性和必要性,并且给出这种数字锁相环的二阶数字模型.然后用具体的硬件电路实现,并给出其锁定状态的测试波形.2.完成数字锁相环关于模式转换的电路设计,以及输入输出端口电路的设计.3.完成对整个SEC系统电路进行FPGA验证的测试工作,给出测试结果,证明本设计的可行性.
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