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随着通信业务量的增长，人们对光纤通信网的传输能力提出了越来越高的要求。目前广泛使用的2.5Gb/s通信系统己显得容量不足，研发具有更高速率的超高速芯片已势在必行。
在对比几种适合设计超高速电路的工艺之后，本课题研究采用三种不同的工艺设计了三种不同速率的分接器。本论文以芯片设计为主线，详细探讨每种芯片的电路结构、原理设计与仿真和版图设计，并给出测试结果。
论文在分析前人研究成果的基础上，针对不同工艺特点分别提出了新的电路结构。这些新的电路结构不但使电路能够满足速度指标要求，而且尽可能使电路的稳定性及功耗指标得到改善。
本文对传统MOS电流模逻辑(MCML)结构锁存器进行改进和优化，采用0.25μm CMOS工艺设计实现了最高速率达12.92Gb/s 1：4分接器。为进一步验证电路的性能，对该芯片进行了键合，测试结果表明键合后的芯片能够稳定地工作于10Gb/s数据速率上。
与传统结构锁存器相比，将受时钟信号控制的开关晶体管由两个差分对管的源极与电流源之间移动到差分对管的源极与电源输入端之间，可减少晶体管的堆叠层数，实现电源电压和功耗的降低。此外，在改进后的电路结构中，受时钟信号控制的晶体管的导通与截止可以实现对差分对管导通与截止的迅速切换，所以电路的速度也得到提高。测试结果表明，利用0.18tma CMOS工艺，采用该新型高速低电压结构锁存器实现的分接电路能够对速率为20Gb/s的输入数据实施正确的分接。
利用0.35μm SiGe BiCMOS工艺设计分接器时，由于采用传统的发射极耦合逻辑(ECL)结构锁存器很难实现速率达40Gb/s的分接器，因而在传统的ECL结构电路基础之上增加了一级射极跟随器，形成发射极一发射极耦合逻辑(E<2>CL)结构电路。结果表明分接器能够实现对40Gb/s输入数据的正确分接。
本论文的研究作出了一些创新性工作，实现了10Gb/s以上速率的分接器，对于设计具有独立自主知识产权的下一代光纤通信关键芯片具有一定的学术意义和应用价值。