【摘 要】
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该文的工作之一是研究AES算法的ASIC实现.AES算法是的新的分组对称密钥算法标准.在设计过程中,对算法的加解密路径进行了结构优化;对于每个AES加密层,提出并比较了几种不同的
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该文的工作之一是研究AES算法的ASIC实现.AES算法是的新的分组对称密钥算法标准.在设计过程中,对算法的加解密路径进行了结构优化;对于每个AES加密层,提出并比较了几种不同的VLSI实现的方法;同时,提出了一种新的适于VLSI实现的on-the-fly密钥扩展结构.在课题工作中,分别使用0.6微米和0.35微米工艺的标准单元库实现了AES算法;并使用华虹NEC的0.35微米工艺的单元库.两层金属互联的工艺设计了最终流片的芯片,这个芯片完成了密钥长度固定128位的AES加解密功能,芯片集成了超过11万个晶体管,面积为9.24mm<2>.模拟结果显示这个芯片能够工作在66Mhz下,每秒加密844M-bit的数据.为了达到AES算法的强度,新的单向散列函数标准草案SHA-2将替代SHA-1算法.SHA-256是SHA-2中的一部分,能够产生256位的散列值.该文对SHA-256算法进行了优化;使用0.6微米的标准单元库进行了综合和自动布局布线;使用两层金属互联的工艺,在13.5mm<2>面积上集成约1.67万门规模的电路,完成了SHA-256算法的ASIC实现.使用测试仪LogicMaster-100对芯片进行了测试,测试结果显示芯片能够工作在大约25MHz时钟频率下,处理数据的速度约为175Mbp5;另外,还设计了一个基于PCI-1753卡的测试平台,用于使用大规模的测试向量对芯片进行测试.论文工作还完成了新的锁存器和寄存器单元的设计,这些单元相对传统的标准单元面积更小,功耗更低.同时还提出了使用ROM实现T表完成AES算法的设计.
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