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半导体技术发展促进了通讯产品的更新换代，使通讯技术迅猛发展成为可能。通讯产品小体积、低能耗、高速度的需求，一方使得具有低功耗、快速处理能力的功能电路不断涌现，另一方面，促进了基于嵌入式IP核的SoC系统集成技术的提高，同时，也对集成电路测试技术提出了新的挑战。
集成电路测试诣在通过故障模型分析、测试算法开发、测试结构选择等步骤检测芯片加工过程中出现的制造故障，以保证出厂产品的可靠性。目前，其研究主要集中在特殊IP核测试及SoC测试两大方面。针对通讯系统的需求，如何解决具有特殊结构的低功耗、快速电路测试问题；如何在缩短测试时间，降低测试成本同时，考虑小体积、高密度结构对测试功耗的要求，保证被测器件的可靠性和产品的成品率，成为面向通讯系统集成电路测试亟待解决的重大关键问题。
本文依托中国科学院知识创新工程重大项目“现场总线控制和机器人控制的片上系统(SoC)设计”，开展了通讯产品特殊需求所带来的一系列集成电路测试问题研究，包括多端口SRAM与三态内容可寻址存储器的电路结构分析、故障模型建立、测试算法开发和测试结构实现；IP核测试时间优化、SoC系统测试时间与测试功耗协同优化等，为小体积、低能耗、高速度电子产品测试奠定了基础。
本文主要工作及创新点如下：
(1)针对双端口SRAM的与单端口SRAM的不同特点，在单端口SPAM基础上建立了双端口单个单元、两个单元、三个单元故障模型，开发了基于March-RAW的测试算法，创建了基于BIST的双端口SRAM存储器组的测试结构。
(2)基于三态内容可寻址存储器的结构及功能特点，建立了三态比较电路的故障模型，提出了面向比较电路与存储电路故障模型的测试算法，在研究优先译码电路基础上，开发了译码电路测试方法，对三态内容可寻址存储器的测试策略进行了研究。仿真结果表明测试算法提出的故障模型覆盖率达100％。
(3)基于IP核测试时间与扫描链长度的关系，提出了基于总线宽度的扫描链优化方法，即在应用贪心算法对扫描链进行初步优化基础上，应用自适应遗传算法对前一步结果进一步优化的组合优化算法，建立了IP核测试总线宽度与测试时间的对应关系，对测试标准电路ITC02几个SoC系统的IP核优化，均验证了优化算法的有效性。
(4)针对具有柔性结构的SoC总线测试系统，将面向TAM总线的测试时间与测试功耗优化问题转化为SoC测试矩形排样问题，并针对SoC测试的具体情况，提出了“时间区间-空闲带宽”排样算法和双矩形排样算法。同时，利用单亲遗传算法将SoC测试矩形排样问题转化为排列问题，并用“时间区间-空闲带宽”排样算法和双矩形排样算法将排列转化为相应的排样图，之后将单亲遗传算法应用到SoC测试矩形排样问题中，解决了测试时间与测试功耗协同优化问题。对基准电路ITC02中不同SoC进行优化，结果表明问题描述准确，测试算法有效。