【摘 要】
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数字电路系统的设计验证方法是当前数字电路系统设计领域的一个前沿性课题.对设计结果的验证,特别是对ASIC设计的验证是整个设计周期中的一个重要环节.在设计最终成片前需要
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数字电路系统的设计验证方法是当前数字电路系统设计领域的一个前沿性课题.对设计结果的验证,特别是对ASIC设计的验证是整个设计周期中的一个重要环节.在设计最终成片前需要完成对整个设计的完整充分的仿真,因为设计实现定型后,就很难以从硅片上再对系统做修正和改进和进行随后的费时费力的整个系统的布局布线等一系列环节.随着当前的数字电路系统规模越来越大,系统结构的复杂度越来越高,致使整个设计验证的工作量和费用都在迅速的增长.所以采用什么样的验证的方法和技术已经成为EDA技术中的一个重要研究课题.数字电路系统的设计中,一般把验证分为三个层次[7]:第一个层次是系统级验证,目的是保证系统设计要求与约束条件能正确体现在系统功能和结构的设计结果中;第二层次是逻辑级检验,逻辑级验证是在系统级验证的基础上,对己完成的逻辑综合结果进行模型检验,以确保系统状态正确,以及所设计的逻辑结构能正确合理地实现所需要的状态;第三个层次是电路级验证,它的目的是检查逻辑设计的电路综合结果,保证所使用的电路满足设计要求,并且检查能否实现系统的设计要求和约束条件.该文针对Mealy机结构模型研究了VHDL设计中的模型提取技术,同时对VHDL语言的描述特征进行较为详细的分析.在该文最后的章节,通过应用实例对提出的方法进行了应用说明和印证,为将来要进行的分层验证实现提供了的基础,对功能验证和RTL级验证起着承上启下的作用.
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