【摘 要】
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二十世纪六十年代,Gallagher在其博士论文中提出LDPC码,从此开始了人们对该码数十年的研究。LDPC码的译码器是设计的难点,因此不断有新的译码算法被提出。其中,分层译码算法
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二十世纪六十年代,Gallagher在其博士论文中提出LDPC码,从此开始了人们对该码数十年的研究。LDPC码的译码器是设计的难点,因此不断有新的译码算法被提出。其中,分层译码算法是最重要的算法之一。随后并行分层算法的提出近一步优化了原始的分层译码算法。本文将以IEEE802.16e中LDPC码为例,对分层译码算法以及并行分层译码算法进行分析研究,并提出针对并行分层调度算法的一种译码器设计实现方案。同时使用打孔的方法实现多种码率,并在最后给出硬件实现结果。结果表明,使用IEEE802.16e的LDPC校验矩阵以及TSMC65nm工艺,并将迭代次数设为10次,该译码器设计译码速度为1.2Gb/s,芯片中逻辑电路的面积约为1.1mm2。该设计通过打孔的方法产生1/2至1之间的连续码率。
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