论文部分内容阅读
无线通信技术的快速发展，使无线通信标准朝着更快的数据传输率、更高的数据传输质量和多模支持的方向发展。同时，便携式消费类电子的普及要求电池续航的时间尽可能长。因此对高速、高精度和低功耗模数转换器（ADC）的设计提出了新的挑战。流水线模数转换器（Piplined ADC）基于并行工作方式，在速度、精度和功耗方面实现了较好的折中，是目前高速、高精度ADC的主流实现技术。然而，Piplined ADC需要运算放大器等线性增益模块，随着 CMOS特征尺寸和相应电源电压的降低，高性能运算放大器的设计变得越来越困难。逐次逼近模数转换器（SAR ADC）不需要运算放大器，模拟模块少，采用电容DAC网络能显著降低功耗，但基于串行工作方式，目前主要应用于中低等速度中等精度的领域。工艺尺寸的进步和时域交织技术的发展，为高速SAR ADC的实现提供了条件；高精度SAR ADC主要受DAC电容失配和噪声的限制，数字校准和噪声整形等技术，使得高速高精度SAR ADC的实现成为可能，并且该结构还具有低功耗的优势。 本文首先以传统二进制D/A转换器为例，详细介绍了SAR ADC的工作原理。电荷再分配SAR ADC功耗低，适应工艺的变化，但它的转换精度受DAC电容失配的限制，而数字校准技术是解决失配问题最有效的方法。接着介绍了带冗余位的SAR ADC，即sub-radix-2 SAR ADC，详细阐述了sub-radix-2结构的误差容忍窗口以及对于给定的失配，radix和转换次数的选择。基于该结构，设计了一款扰动数字校准的14位20MS/s SAR ADC，分别从电路结构、校准模式整体电路时序分析及扰动电路的实现、片内参考电压缓冲器、DAC电容网络、采样开关、高速高精度比较器、异步逻辑电路和数字校准电路实现等方面，对该款ADC进行了详细的说明。 本文采用TSMC65nm CMOS工艺实现了带冗余位的14位20MS/s SAR ADC，为降低电路功耗，采用双电源供电，模拟模块电源电压为2.5V，数字模块电源电压为1.2V。由于采用基于扰动的数字校准技术来解决电容失配的问题，所以SAR ADC中 DAC阵列大小仅取决于 kT/C而不会影响线性度，这样极大的降低了电路的功耗和芯片面积。同时sub-radix-2冗余结构减小了DAC阵列寄生电容对整体的影响，并且片内参考电压缓冲器的引入解决了由于引线键合影响DAC建立不完全的问题。由于采用片内参考电压供电，为节省功耗，采用只有VREF和Gnd供电的DAC电容网络，并且采用预置位的上极板采样技术保证共模电平保持不变，降低了比较器设计的难度。在双电源电压下，当采样频率为20MS/s，输入信号为奈奎斯特（Nyquist）频率时，整体电路的功耗为20.9mW（数字校准电路功耗2.1mW，核心电路模块功耗为18.8mW，其中片内参考电压缓冲器功耗为9.85mW），校准前输出信号的无杂散波动态范围（SFDR）为66.19dB，信号噪声失真比（SNDR）为57.97dB，有效位数（ENOB）为9.34位；校准后SFDR为109.93dB，SNDR为82.74dB，ENOB达13.45位，对应的优值（FOM）为169.54dB。