用于高速高精度ADC的时钟稳定电路研制

• 作 者: 张红
• 机 构: 重庆邮电大学
• 出 处: 重庆邮电大学
• 发表日期: 2007年期
• 关键词: 高分辨率数据转换器 A/D 转换器 时钟稳定电路 数字信号处理 延迟锁相环 时钟抖动 通信系统

随着半导体技术、数字信号处理技术及通信技术的飞速发展，A/D、D/A 转换器近年也呈现高速发展的趋势。随着数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的广泛应用，对高速、高精度、基于标准 COMS 工艺的可嵌入式 ADC 的需求日益迫切。此外对于正在兴起的基于 IP 库设计和片上系统 (SoC) 集成研究来说，对低功耗、小面积、低电压以及可嵌入设计的ADC核心模块需求更甚。
随着高速、高精度 A/D 转换器 (ADC) 的发展，尤其是能直接进行中频采样的高分辨率数据转换器的上市，对稳定的采样时钟的需求越来越迫切。随着通信系统中的时钟速度迈入 GHz 级，相位噪声和时钟抖动成为模拟设计中十分关键的因素。
为了保证电子系统的数据采集、控制反馈和数字处理的能力和性能，现代电子系统对 A/D 转换器的要求也越来越高。尤其是数据通讯系统、数据采集系统对高速、高分辨率 A/D 转换器的需求在不断增加，时钟占空比稳定电路作为高速、高精度 A/D 转换器的核心单元，对转换器的信噪比(SNR) 和有效位 (ENOB) 等性能起至关重要的作用，要保证高速、高精度 A/D 转换器的性能，必须首先保证采样编码时钟具有合适的占空比和很小的抖动。
本论文详细论述了用于高速、高精度 ADC 的时钟稳定电路的研制过程。在比较了时钟稳定电路的设计方法后，提出了用延迟锁相环 (DLL)来实现高速、高精度 ADC 的时钟稳定。这个 DLL 有两个功能：其一是通过把一个时钟沿固定精确延迟半个周期，再与另一个沿组成一个新的时钟来调节时钟占空比到 50％左右；其二是调节时钟抖动。该时钟稳定电路采用0.35μmBi-CMOS 工艺，在 Cadence Spectre 环境下进行仿真验证，对一个采样率为 250MSPS 的 ADC，得到的时钟抖动小于0.1 ps。