【摘 要】
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锁相环是当今SoC芯片中重要的IP之一,用于产生倍频时钟信号的锁相环IP已经成为高性能同步数字系统中不可缺少的模块.然而锁相环设计的难度较大,而且设计验证所需要的时间很长
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锁相环是当今SoC芯片中重要的IP之一,用于产生倍频时钟信号的锁相环IP已经成为高性能同步数字系统中不可缺少的模块.然而锁相环设计的难度较大,而且设计验证所需要的时间很长,已经成为现在IC设计的一个瓶颈.该文正是在这样的情况下,对基于CMOS工艺的倍频锁相环的设计流程和电路、版图设计进行分析研究,从而提出一些改善设计效率的方法.该文设计并探研了一个工作电压为5V,输入频率为6MHz~15MHz方波的4倍频CMOS锁相环IP的完整设计.该设计采用自顶向下的设计方法,设计环节包括系统设计、模块的行为级设计、电路设计及版图设计等完整的设计过程.该IP模块设计结果最终在上海华虹NEC 0.35μm,5V的工艺线上流片验证.在设计中,通过对设计流程的各个环节的分析,针对销相环晶体管级电路功能仿真需要大量时间的情况,该文提出使用行为级和晶体管级混合仿真的方法来缩短单元优化时所需要的仿真时间,从而来提高设计的效率.在单元优化的仿真验证过程中,相对于锁相环的全晶体管描述仿真,混合仿真有效地减少了仿真所需要的时间.流片结果封装出来的锁相环模块芯片样品的测试结果表明该文中所设计的锁相环能够满足设计参数的需求,实现了对6MHz~15MHz的方波输入信号进行4倍频的功能.作为一个独立的硬IP,该锁相环IP可以用于采用上海华虹NEC 0.35μm,5V工艺线的各种芯片的设计中,具有较高的实用价值.该文中提出的设计流程和混合仿真的思想可以作为设计一系列不同参数要求的倍频CMOS锁相环IP的一个有用的参考.同时并可以对其他IC设计特别是模拟IC设计提供有价值的借鉴.
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