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通常认为,沟道极轻掺杂或无本底掺杂的SOIMOSFET可以忽略其随机杂质涨落效应。然而器件的源漏区总是需要重掺杂。在源漏(S/D:Source/Drain)掺杂的过程中,杂质原子会横向分布进入沟道。当器件尺寸缩小到纳米尺度时,S/D掺杂的横向分布必然会引起沟道显著掺杂。因此,即使沟道无本底掺杂,随机杂质涨落仍然可能存在。到目前为止,还没有人研究过这种情况。本文首次针对沟道无本底掺杂的超薄体(UTB:UltraThinBody)SOI器件,系统地研究了其随机杂质涨落效应。模拟表明,对于亚20nm的SOI器件,S/D掺杂陡度必须控制在1nm/dec左右或以下才能忽略其随机杂质涨落。目前的工艺技术很难达到这样的要求。这样,本文的研究指出了一个新的纳米尺度器件缩小的限制条件。本文的主要工作和贡献是:
(1)由于目前尚缺乏UTBSOI器件的阈值电压涨落模型,本文推导了其阈值电压涨落模型,并与体硅MOS器件的阈值电压涨落模型做了对比分析。从模型可知,与体硅器件相比,UTBSOI器件的阈值电压涨落受沟道掺杂浓度的影响更大。
(2)本文详细地介绍了在数值模拟中引入随机杂质涨落的方法。对于沟道均匀掺杂的积累模式SOI器件,研究了其随机杂质涨落效应并与增强模式SOI器件做了对比分析。模拟表明,器件阈值涨落同器件参数的依赖关系与器件工作模式无关。模拟结果很好地验证了SOI器件阈值电压涨落模型给出的参数依赖关系。
(3)对于沟道无本底掺杂的UTBSOIMOSFET,考虑到S/D掺杂会诱生沟道掺杂(横向分布进入沟道),提出仍然可能存在随机杂质涨落效应。采用高斯分布掺杂法研究了沟道无本底掺杂的UTBSOIMOSFET的随机杂质涨落。模拟表明,阈值电压涨落同器件参数的关系与均匀掺杂情形相似。对于亚20nm的SOI器件,为了忽略其随机杂质涨落,S/D掺杂的陡度必须降至1nm/dec,目前的工艺技术很难达到这样的要求。因此,对于亚20nm的SOI器件(即使沟道无本底掺杂或极轻掺杂),仍然不能忽略其随机杂质涨落。
(4)本文详细比较了Overlap与Underlap两种掺杂技术的特点及对沟道杂质分布的影响;针对不同侧墙厚度和掺杂陡度,比较了两种掺杂技术对阈值电压涨落的影响。模拟表明,Underlap掺杂可以进一步减小阈值电压涨落,使得器件按比例缩小得以继续进行。对于特定尺寸的器件,S/D掺杂陡度以及侧墙宽度是有效抑制随机杂质涨落的关键参数。采用2nm的侧墙进行Underlap掺杂,使亚20nm的SOI器件能够承受更大的S/D掺杂陡度,几乎是Overlap掺杂的2-3倍。我们预测,随着器件尺寸进入亚20nm阶段,Underlap掺杂方式可能会得到更多的采用。