内存系统模型与性能分析

来源 :第十七届计算机工程与工艺年会暨第三届微处理器技术论坛 | 被引量 : 0次 | 上传用户:famzhang
下载到本地 , 更方便阅读
声明 : 本文档内容版权归属内容提供方 , 如果您对本文有版权争议 , 可与客服联系进行内容授权或下架
论文部分内容阅读
  内存系统性能存在不确定性。内存系统带宽压力较大时,内存系统排队延迟占据访存延迟绝大部分。内存系统排队延迟取决于访存请求到达速率和内存命令处理速率。内存命令处理速率是影响内存系统性能的关键因素。为从理论上分析内存系统结构特性和应用程序访存特性对内存系统性能的影响,简化内存系统性能分析过程,帮助系统结构设计者发现内存系统的性能瓶颈所在,提出一种基于排队论的内存系统模型。结合内存芯片结构特性,该内存系统模型将应用程序访存特性按照带宽需求、页命中率、读写切换率和Bank级并行性进行分类。经在受限随机平台和多核处理器平台上验证,该模型有较高的精确度。根据模型分析结果,提出一系列内存系统优化策略,并应用于多核处理器的内存系统设计。
其他文献
  本文提出一种64位加法器的结构.二进制数加法是微处理器最基本的和常用到的操作.加法器的设计实现直接影响着微处理器的性能.并行前缀加法器是加快二进制数加法的通用技
会议
  本文提出了一种基于两级域Cache一致性(CC,Cache Coherent)扩展协议的报文路径信息在(C++ (SystemC)、Verilog)软硬件混合语言验证系统中的提取与可视化方法.该方法首先
会议
  网络安全态势感知是当前分析复杂网络安全态势的有效方法之一。本文描述了网络安全态势感知的概念和模型,提出了基于多源数据融合的网络安全态势感知模型。采取基于信息融
学位
随着计算机发展水平的提高,数字信号处理器正逐渐转向大规模、高精度、宽并行方向发展。在高速数字信号处理中,由于浮点数能够提供较高的精度和较大的数据表示范围,浮点运算已
  本文设计和实现了一款高速图像匹配处理加速部件。它能够支持128比特接口的高速数据传输,模块化的逻辑结构,以及针对图像匹配需求的高速处理电路。重点研究了该部件的算法,
  在多核处理器中,如何提高多核的并行处理能力和实现更高的存储带宽是研究的重点,而高效的输入缓冲是在较少的资源开销下提高多核处理器上下级间的传输效率和实际带宽利用率
  Cache/SRAM可配置的数据存储器可根据不同应用需求动态配置为Cache、SRAM等多种访存模式,能明显提高嵌入式DSP使用的灵活性和存储效率.本文基于自主研发的一款高性能DSP
会议
  本文介绍一款采用半定制设计方法设计的32位乘法器.本设计以传统的乘法器设计为基础,通过改进的基4 booth编码方式有效地减少了部分积的个数,并基于40nm工艺下的标准单元搭
会议
针对常规方法无法获得最优PID控制器参数的缺点,提出一种基于蚁群神经网络的PID控制器参数优化方法(ACO-RBFNN).ACO-RBFNN将PID控制器的3个参数作为RBF神经网络的输入,系统的