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设计并实现了一种新型的分频电路,适用于各种高速串行传输总线中物理层时钟频率的5分频转换.采用动态触发寄存器结构,接收高速输入时钟后5分频输出时钟信号,且输出占空比基本满足50％.电路由脉冲时钟产生模块、控制时钟合成模块和5分频时钟生成模块三部分构成.设计版图采用0.13uM工艺实现,反标寄生参数后经Hspice仿真证明该电路可稳定工作在输入时钟信号频率2GHz,此时输出频率400Mhz,完全达到了预期目标.