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会议论文
VHDL翻译型模拟器预定义属性的实现<'+>
VHDL翻译型模拟器预定义属性的实现<'+>
来源 :第七届全国数字系统设计自动化学术会议暨协同设计研讨会 | 被引量 : 0次 | 上传用户:hxr906646527
【摘 要】
:
VHDL 语言中包含了一些使用方便简洁的预定义属性,与数组有关的属性和与信号有关的属性是其中最大和最重要的两类。为寻求模拟效率的提高,他们目前研制开发了一种翻译型模拟器,将VHDL翻
【作 者】
:
郭芳
赵方
【机 构】
:
大学计算机科学与技术系(北京)
【出 处】
:
第七届全国数字系统设计自动化学术会议暨协同设计研讨会
【发表日期】
:
1997年期
【关键词】
:
翻译
模拟器
预定义属性
研制开发
模拟效率
语言
信号
数组
代码
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VHDL 语言中包含了一些使用方便简洁的预定义属性,与数组有关的属性和与信号有关的属性是其中最大和最重要的两类。为寻求模拟效率的提高,他们目前研制开发了一种翻译型模拟器,将VHDL翻译为C++代码来实现模拟。该文对这两类预定义属性在翻译型模拟器中的C++实现做了一些探讨。
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