迭代均衡接收机中TURBO译码器的FPGA实现

来源 :中国电子学会第十一届青年学术年会 | 被引量 : 0次 | 上传用户：gsoft

【摘要】

：

针对迭代均衡接收机中的Turbo译码器,本文重点讨论了其基于滑动窗的Log-Map算法的FPGA实现方案.该方案采用流水线和多时钟设计,提高了译码的速度:同时通过加滑动窗和对关键模

【作者】

：

钟秋萍衡伟

【机构】

：

东南大学,移动通信国家重点实验室,江苏,南京,210096

【出处】

：

中国电子学会第十一届青年学术年会

【发表日期】

：

2005年期

【关键词】

：

迭代均衡接收机滑动窗译码器系统成本时钟设计关键模块流水线语言算法复用

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针对迭代均衡接收机中的Turbo译码器,本文重点讨论了其基于滑动窗的Log-Map算法的FPGA实现方案.该方案采用流水线和多时钟设计,提高了译码的速度:同时通过加滑动窗和对关键模块的复用,降低了系统成本.整个设计采用VerilogHDL语言,并在Xilnx的VirtexIIpro系列上得到了实现.

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