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提出了一种全图像互相关的并行设计。该方法先利用时钟计数逻辑将采集到的图像信息以特定顺序存储在FPGA内部的存储单元中作为检测区域和模板，再利用多输入多输出的数据选择方式同时对32路图像数据进行并行的相关计算，通过流水方式得到最后结果，从而降低相关算法的耗时。实验证明：该方法有效地降低了全图像相关所需要的时间，为进一步的实时图像测速处理提供了保证。