【摘 要】
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网络处理器以其高性能和灵活的可编程特点广泛应用于各种网络设备中。随着链路速度的增加,网络处理器所需的报文缓冲带宽也迅速提高。目前单个商用DRAM存储器件的带宽难以跟
【机 构】
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国防科技大学计算机学院 长沙 410073
【出 处】
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第十届计算机工程与工艺全国学术年会
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网络处理器以其高性能和灵活的可编程特点广泛应用于各种网络设备中。随着链路速度的增加,网络处理器所需的报文缓冲带宽也迅速提高。目前单个商用DRAM存储器件的带宽难以跟上迅速增加的报文缓冲带宽需求。本文提出了一种基于流水输入/并行输出(PIPO)的多通道报文缓冲结构,采用流水输入调度技术处理输入端的写请求序列,采用并行输出调度技术调度输出端的读请求序列,同时采用存储访问策略优化输入/输出端的访存效率。与传统的FCFS调度方法相比,PIPO调度方法具有更高的带宽利用率和更低的瞬时带宽抖动。
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