【摘 要】
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本文设计实现了微处理器目标cache中一种27位比较电路,从设计原理到电路结构都作了较为详细的分析.其中在输入结构中引入了传输管逻辑,使得电路的结构比传统电路大为简化;在
【机 构】
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国防科技大学计算机学院 长沙 410073
【出 处】
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第十三届计算机工程与工艺会议(NCCET09’)
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本文设计实现了微处理器目标cache中一种27位比较电路,从设计原理到电路结构都作了较为详细的分析.其中在输入结构中引入了传输管逻辑,使得电路的结构比传统电路大为简化;在输出结构上采用一种新的NN逻辑使得最终延时大为减少.采用标准的0.13μm CMOS工艺实现后,模拟结果显示,从时钟到输出的延时为55.2ps,比传统的采用多米诺逻辑实现的电路延时减少约52％.
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