【摘 要】
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本文针对具有准循环结构的QC-LDPC码,设计了一种高吞吐量译码器.译码器采用并行分层迭代算法,利用校验矩阵的循环特性以及分层译码算法的特点,既能有效降低每次迭代时间,又能
【机 构】
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解放军理工大学,南京,中国,210000
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本文针对具有准循环结构的QC-LDPC码,设计了一种高吞吐量译码器.译码器采用并行分层迭代算法,利用校验矩阵的循环特性以及分层译码算法的特点,既能有效降低每次迭代时间,又能减少迭代次数,同时省去变量节点处理单元,有效的降低了资源,为FPGA布局布线降低了复杂度,有利于译码器的高并行度架构设计.在FPGA实现中,针对1/2码率的QC-LDPC码,采用2组存储器实现交替译码架构,可使译码器的输入、输出以及译码3个模块的时间进行匹配,实现各模块的连续工作,另外为了提高存储器利用率,让译码器一次并行处理2帧数据,这也使得吞吐量提高了1倍左右.最后基于Xilinx公司Virtex6系列的xc6vsx475t芯片实现了上述架构设计,码字采用(3200,1600)LDPC码,经过ISE软件环境布局布线后,结果表明,当迭代次数为15时,译码器最高吞吐量可达330Mbps.在性能方面,通过仿真表明,在BPSK调制以及6bit量化的条件下,信噪比为1.7dB时,误码率就达到10-6级别,性能优越.该研究成果可应用于视频会议、卫星电视等高速数字通信领域,具有重要的实用价值.
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