SATA2.0链路层8b/10b编解码模块的设计与实现

• 作 者: 索艳滨 李广军
• 机 构: 电子科技大学通信与信息工程学院 成都 610054
• 出 处: 第七届中国通信集成电路技术与应用研讨会
• 发表日期: 2009年期
• 关键词: 链路层 编解码模块 设计实现 协议 时序仿真 设计方法 逻辑控制 解码方案 布局布线 编码理论 元件库 可行性 后仿真

文章在研究SATA2.0协议和8b/10b编码理论的基础上，介绍了8b/10b编解码方案在SATA2.0协议上的应用，提出了一种新的RD(running disparity)控制设计方法。采用查表结合逻辑控制的方法在FPGA上设计实现了SATA2.0链路层高速8b/10b编解码模块。结合Xilinx元件库进行了综合后仿真和布局布线后时序仿真，并在xilinx XC5VLX50T FPGA上验证了该设计的可行性。