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本文提出了一种带溢出处理功能的加法与分支模块的新结构.无须等待特定的溢出判断信号,减少了溢出处理的延时开销,并针对关键路径上控制信号的竞争问题,提出两种解决方案.优化后的设计在0.13μm CMOS工艺中实现,版图后仿真最大延时为590ps,减少了210ps.
加法器溢出处理的优化设计与实现
【摘 要】
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本文提出了一种带溢出处理功能的加法与分支模块的新结构.无须等待特定的溢出判断信号,减少了溢出处理的延时开销,并针对关键路径上控制信号的竞争问题,提出两种解决方案.优
【机 构】
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国防科技大学计算机学院 长沙 410073
【出 处】
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第十三届计算机工程与工艺会议(NCCET09’)
【发表日期】
：
2009年期
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