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本文设计采用cpld技术，以quartusⅡ5.0为开发平台，开发一种用于便携式的多探头实时识别计数模块。模块实现了输入脉冲加法记数、SPI接口、多探头实时识别等功能，并给出了关键的VerilogHDL程序。
核仪表的通用多探头实时识别计数模块的设计
【摘 要】
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本文设计采用cpld技术，以quartusⅡ5.0为开发平台，开发一种用于便携式的多探头实时识别计数模块。模块实现了输入脉冲加法记数、SPI接口、多探头实时识别等功能，并给出了关
【机 构】
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中国工程物理研究院 四川绵阳 621900
【出 处】
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中国真空学会质谱分析和检漏专委会第十六届年会暨中国计量测试学会真空计量专委会第十一届年会
【发表日期】
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2011年期
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