【摘 要】
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在DVB-S2标准提出LDPC码的基础上,针对深空通信领域中对译码器的灵活性和通用性需求,以修正化Min-Sum迭代译码算法为核心,本文提出了动态自适应译码IP核的设计方法.通过有效
【机 构】
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中国科学院电子学研究所可编程芯片与系统研究室 北京 100190
【出 处】
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中国电子学会电路与系统学会第二十五届年会
论文部分内容阅读
在DVB-S2标准提出LDPC码的基础上,针对深空通信领域中对译码器的灵活性和通用性需求,以修正化Min-Sum迭代译码算法为核心,本文提出了动态自适应译码IP核的设计方法.通过有效的结合FPGA的硬件逻辑资源和综合编译流程的特点,分别提出了低位符号量化、指针式更新存储、双端口RAM流水线处理、分布式例化存储资源及校验矩阵节点信息的动态存储,有效的保证译码IP核系统时钟达到182.5MHz.选用Stratix IV系列的FPGA,在码长64800时,可以保证不同码率的译码数据信息吞吐率达到50～70Mbps.
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